规避DRAM中60年前的设计缺陷

eric2013

https://github.com/LaurieWired/tailslayer

现代计算机使用的DRAM有一个60多年前的设计缺陷：每个存储单元需要每3-4微秒被"刷新"约400纳秒，在此期间CPU无法访问内存。

对于高频交易（HFT）等延迟敏感场景，几百纳秒的延迟就可能导致买卖订单错失良机。作者提出了一种巧妙的规避方案：

将关键数据复制到两个独立刷新计时器的内存区域，利用不同通道刷新时刻相互错开的时间窗口

同时并行向两个通道发出读取请求，哪个先返回就用哪个结果

但实现极具挑战：操作系统隐藏了物理地址，内存控制器还会对地址进行加扰，且加扰偏移量从未公开。通过反复探测延迟相关性发现了AMD/Intel/Graviton处理器上的通道加扰偏移规律。实测可将最坏情况尾延迟降低最多93%。目前已有C++原版和Rust移植版，但该方案仅适用于无需后续同步的简单比较场景。