STM32H743与FPGA通过FMC通讯问题请教

ilove445566

  使用SMT32H743与FPGA通过FMC通讯，把FPGA当作SRAM使用，使用FPGA抓取地址和数据波形，发现数据波形中，每个数据间有一段高低电平信号，
请教论坛大神，这个间隔信号是什么？是因为什么原因引起的？
（1）软件配置见图片。
（2）软件配置中，将读写FMC数据配置为一体了，没有分开配置。
（3）请各位大神指导，谢谢。

ilove445566

FMC与FPGA通讯时，使用的地址是：201,202,203,204,205，下发的数据分别是4200,1,4,8,4。

dukelec

这是后仿真或实际波形吧，正常的，当一个数更新为另一个数的时候，如果需要多个位跳变，譬如 4 变为 8 需要bit2和bit3跳变，两个跳变会有一点点时间差（传输延迟不同），那么就会有中间状态，可能是 4 -> 0 -> 8, 也可能是 4 -> 0xc -> 8。如果是前仿真，就不会有这个中间状态，因为前仿真只仿真功能，不包含传输延迟的仿真。

放大波形可能可以看到中间状态具体数值是多少。

ilove445566

dukelec 发表于 2025-9-13 23:54
这是后仿真或实际波形吧，正常的，当一个数更新为另一个数的时候，如果需要多个位跳变，譬如 4 变为 8 需要 ...

截图波形是FPGA在线抓取的实际波形，请教一下，产生这样的情况在实际工程中是否可以使用？如果想要解决这问题，ARM或FPGA在软件中是否可以解决？还是得从PCB布板上解决时延问题？(PCB中ARM与FPGA芯片在同一块板子上，两者连线距离不长，都是引脚到引脚的)

eric2013

有效的NE和NWE下，数据没错就没关系。

努力编程的小李

可以一起讨论一下吗，我现在也在做这个

努力编程的小李

一起讨论一下吧，我也在搞这个

zchong

数据总线有16个bit构成，在数据发生变化时每个bit不可能同时变化，因此总体上看会出现中间状态。有没有问题主要看CPU和FPGA的配合，比如cpu写数据时，FPGA应该在地址总线和数据总线稳定的时候锁存数据并留有一定的裕度。CPU读FPGA原理也基本相同，CPU给出地址总线和读信号后，FPGA应及时输出数据到数据总线，至少保证在CPU采样数据总线时其已处于稳定状态。

海米阿门

数据抖动，用杜邦线连接的把，是的话很正常，我之前坐的时候也有，读取数据正确就行