满足SPI菊花链时序要求 基于定时触发DMA双缓冲

风沙盗影

首先感谢硬汉大佬和ST论坛群友的支持（提供了定时器触发DMA-SPI的例程）！！！！
问题描述：
硬件平台：STM32H750XBH6
软件平台：RTT系统+MDK5.27
项目需求：使用多通道DAC将数据从bin文件转义成为对应的电压值，当前使用定时器触发DMA将数据从SDRAM经由TIM12的TRGO（DMAMUX产生器的同步触发），每经过1ms将数据发送到SPI总线上，使用DMA半满中断实现连续文件输出（通过基地址是M0还是M1，对应回调函数为XferHalfCpltCallback和XferM1HalfCpltCallback，读取SD卡中文件数据填充FIFO），为匹配多通道DAC，需要使用SPI菊花链需要满足对应的时序要求（额外控制SYNC），对于单片DAC设备，可默认CS片选拉低，直接输出SPI对应的SDI和SDO数据即可，但是对于SPI菊花链，需要在定时触发的每一个大的frame里面（多片级联的SDI数据需求 理论上这个可以根据DMAMUX的计数器实现，即一次定时触发 触发N个请求 各frame之间仍然是定时触发的间隔 可以满足需求），维持SYNC时序进而将数据加载进入SPI菊花链设备内部,这个需求很难满足（由于定时器触发DMA搬运的过程是自动实现的，只有半满和全满中断，没有对应的单次中断控制来控制SYNC的时序）。这个问题应该如何解决呢？ 希望各位群友给点建议

当前的思路：
1.牺牲灵活性，直接输出写死一个PWM波来匹配SYNC的波形，当前使用16MHz的SPI,每1ms产生一次触发脉冲，通过逻辑分析仪100MHz采集发现定时器触发存在固定2-5us的延迟（应该是内部DMA捕获定时器TRGO的时间间隔），感觉写死PWM波可能很难把握SDI和SDO的输出延迟（由于是us级别的）

2.采用数字时钟延迟逻辑芯片，比如D触发器或者74系列逻辑芯片（只是一种设想，感觉可能实现难度较大）：对SLCK和SDI和SDO进行延迟M个时间单位，另外接一路SCLK接回MCU处理（比如说外部中断或者定时器-SYNC作为定时器时钟源，N个SPI设备*32bit作为周期翻转定时器输出PWM波（定时器的单次触发模式），输出引脚连接SYNC引脚，其主要功能为在SCK有脉冲翻转的情况下输出SYNC为低电平，无脉冲情况下保持为高电平）,在这M个时间单位中，实现一个基于SCLK时钟源的定时器PWM波输出,类似下图（实在不想换方案，还要做很多事情）

eric2013

可以用TIM12的比较捕获模式输出PMW。来控制sync

风沙盗影

谢谢硬汉大佬 看半天

Dravince

用俩SPI可不可以，一个做主机，另一个做从机