V5开发板-ADC采样频率

uStoprxy · 发表于 2018-2-11 02:15:29

本帖最后由 uStoprxy 于 2018-2-11 02:24 编辑

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如题。。stm32f4 ADC时钟最大为36MHz。。但是教程上写的42M。。

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如图。。图1是官方的仿真文档。。3个采样周期，8位分辨率，2个ADC采样延迟6个周期。。ACD采样频率=ADCCLK/5。。图2是教程双ADC采样例程。。但教程上ADC采样频率=ADCCLK/6。。
是教程错了么。。。

eric2013 · 发表于 2018-2-11 10:31:29

1. 36MHz需要在主频144MHz配置下才可以，我们现在都是168MHz，ADC超这点没关系的。实际测试，超不超，F407的ADC性能相比F1，比较差些。
2. 你的这个的理解稍有偏差，要除以6，不是除以5。看这个图，这个图是6小方块一个代表周期。

QQ截图20180211102700.png

uStoprxy · 发表于 2018-2-11 22:52:54

eric2013 发表于 2018-2-11 10:31
1. 36MHz需要在主频144MHz配置下才可以，我们现在都是168MHz，ADC超这点没关系的。实际测试，超不超，F407 ...

我懂了。。谢谢硬汉哥。。
当时用双重/三重ADC时，ADC采样频率=ADCCLK/ADC_TwoSamplingDelay，这样理解对么

eric2013 · 发表于 2018-2-12 00:39:34

uStoprxy 发表于 2018-2-11 22:52
我懂了。。谢谢硬汉哥。。
当时用双重/三重ADC时，ADC采样频率=ADCCLK/ADC_TwoSamplingDelay，这样理解 ...

是的。

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