SDRAM+显示屏TLI，交替访问相同的SDRAM不同的bank数据错误

huangshihao

1.SDRAM时钟133Mhz，SDRAM 32M内存，有4个bank区，bank0 1 2 3
2.显示屏驱动TLI时钟50Mhz，显示数据存放在SDRAM bank0中，占用空间范围0-2M。
3.TLI访问SDRAM bank0（0-2M内存） ，cpu读写访问SDRAM bank0（3-7M内存），即访问同一个bank0, cpu读写数据正常。

出现问题：
1.TLI访问SDRAM bank0（0-2M内存） ，cpu读写访问SDRAM bank1，即交替访问相同的SDRAM不同的bank, cpu读写数据出现偶然错误。
2.降低TLI时钟，cpu读写访问SDRAM bank1的数据出错概率降低。
3.关闭TLI, cpu任意访问多个bank0 1 2 3都没有问题。


有大神知道是怎么回事吗？

eric2013

这种情况下，可能硬件设计有点问题了。优先看下焊接。

因为SDRAM多主控同时发起操作的场景很多。

DMA2D，LTDC和CPU都在向SDRAM发起总攻
https://forum.anfulai.cn/forum.p ... 8881&fromuid=58
(出处: 硬汉嵌入式论坛)