为什么H750 的SPI1读取W25Q64，配置的CLK引脚没有时钟信号输出？

Lwk555 · 发表于 2023-1-6 13:33:36

本帖最后由 Lwk555 于 2023-1-6 13:40 编辑

请教一下大佬们，W25Q64的CS片选管脚拉低状态下，这个管脚电压必须是多小呢？我拉低CS后用示波器打了CS管脚还是有0.8V的样子，没有拉低为零伏。请问是不是这个原因导致SPI1读取W25Q64失败的原因？
CS管脚有电压，是不是就没有片选到外设W25Q64flash.

Lwk555 · 发表于 2023-1-6 13:36:56

SPI管脚是这样配置的

Lwk555 · 发表于 2023-1-6 13:37:41

CS管脚是这样的

Lwk555 · 发表于 2023-1-6 13:38:34

SPI驱动配置

Lwk555 · 发表于 2023-1-6 13:39:12

SPI时钟配置

tovinz · 发表于 2023-1-6 13:47:59

你的cs配置的是OD，开漏

Lwk555 · 发表于 2023-1-6 14:55:00

tovinz 发表于 2023-1-6 13:47
你的cs配置的是OD，开漏

嗯，我改成推挽输出后，就拉低不了了，一直是高电平

Lwk555 · 发表于 2023-1-6 15:02:27

硬件电路是这样的，四个管脚与FPGA和arm都连接了的，我在复位FPAG后，才对这个外部flash操作的

Lwk555 · 发表于 2023-1-6 15:04:22

这是CS管脚与arm连接的电路图，请问是电路上有问题吗？

tovinz · 发表于 2023-1-6 15:15:08

fpga可不可以将引脚配置为类似输入浮空的状态，感觉这样才可以真正的释放引脚，也不知道fpga复位后引脚的默认状态是什么

caicaptain2 · 发表于 2023-1-6 16:18:16

Lwk555 发表于 2023-1-6 15:04
这是CS管脚与arm连接的电路图，请问是电路上有问题吗？

建议
1. 你在代码里面全局搜索一下这个cs管脚的配置情况，也许不小心在别的地方操作了这个IO口。
2. 断开R91，就是断开FPGA的管脚影响，再看看是否能够拉低。

tcs_stm32 · 发表于 2023-2-2 10:14:55

gpio_init有成员没有被初始化, 可能导致配置IO模式的时候并不是自己想要的模式, 所有无法操作IO

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[SPI/QSPI] 为什么H750 的SPI1读取W25Q64，配置的CLK引脚没有时钟信号输出？