F407的ADC采样率计算问题

Kevin666

这个是ADC实验中快速交叉的实验，我有几个问题想请教一下

1.ADCCLK = PCLK2 /4 = HCLK / 4 = 168 / 4 = 42M ，这边ADCCCLK时钟为42M，我查看数据手册看这个ADCCLK，最高只能到达３６Mｈｚ,这边是否有问题？




2.这个ADC 采样率问题。假如这个42Mhz时钟是没有问题的话，这个5是从哪来的？我查阅相关资料看这个值需要是 采样时间+转换时间，那么按照代码配置应该是 采样时间（ADC_SampleTime_3Cycles）+ 转换时间(ADC_Resolution_12b即15 ADCCLK cycles )  ， 最终  42Mhz/(15+3)  ?           

caicaptain2

如果你让MCU主频跑168MHz的话，ADC就不能这么分频，42MHz是超规格了的。  如果ADC的转换速度很重要，你就让MCU跑144MHz好了，ADC正好可以到36MHz

eric2013

42属于超频。

实际应用无碍，不放心就降低主频时钟，配置个144MHz

Kevin666

eric2013 发表于 2020-9-25 17:12
42属于超频。

实际应用无碍，不放心就降低主频时钟，配置个144MHz

硬汉哥，这个采样率计算 5 是怎么来的？